Репортаж от Wedoany，JEDEC (Объединённый инженерный совет по электронным устройствам) опубликовала новую спецификацию, направленную на снижение стоимости сверхдорогой памяти HBM (высокопроизводительной памяти), используемой в самых быстрых процессорах AI. Новый стандарт, поддерживающий установку стеков памяти SPHBM4 без необходимости в передовой упаковке и с использованием дешёвых органических подложек, может сделать высокопроизводительную память более доступной, но он не поможет смягчить дефицит DRAM, поскольку использует крупные микросхемы DRAM HBM4.
Эта организация по стандартизации опубликовала спецификацию SPHBM4 (стандартная упаковка высокопроизводительной памяти, JESD330-4), которая объединяет микросхемы DRAM HBM4 со стандартной упаковкой и быстрым узким 512-битным интерфейсом. Хотя интерфейсы 1024 и 2048 бит, используемые в памяти HBM3 и HBM4, обеспечивают непревзойдённую производительность, широкий интерфейс потребляет значительную площадь кремния внутри процессора, требуя дорогих интерпозеров и передовых технологий упаковки с ограниченной производительностью (таких как CoWoS от TSMC) для интеграции с основным процессором. Предстоящая память SPHBM4 продолжает использовать те же стеки DRAM HBM4, что и JESD270-4, но заменяет традиционный базовый чип HBM4 на новый чип PHY/буфера SPHBM4, отличающийся более узким 512-битным интерфейсом, что позволяет устанавливать его на стандартные органические подложки без использования сложных методов упаковки. Для компенсации более узкого интерфейса SPHBM4 поддерживает более высокие скорости передачи данных в диапазоне от 22,4 GT/s до 46,0 GT/s.
В отличие от HBM4, использующей 2048-битный интерфейс памяти для подключения к основному процессору, SPHBM4 использует 32 независимых 16-битных канала DDR, организованных в восемь четырёхканальных групп. Внутри стек HBM4 содержит 32 канала памяти, каждый шириной 64 бита, с общей шириной внешнего интерфейса 2048 бит. SPHBM4 требует «преобразования» 2048-битного внутреннего ввода-вывода в 512-битный внешний интерфейс, группируя каждые четыре канала HBM4 в одну четырёхканальную группу. В результате внешне одна четырёхканальная группа предоставляет 64 контакта данных (4×16 бит), заменяя 256 контактов данных (4×64 бита), обычно необходимых для этих четырёх каналов HBM4. Для сохранения пропускной способности эти 64 контакта работают с учетверённой скоростью передачи данных по сравнению с исходным интерфейсом HBM4.
SPHBM4 значительно увеличивает пропускную способность ввода-вывода, но не ускоряет сам массив DRAM. Ядро памяти HBM4 сохраняет ту же базовую архитектуру и временные характеристики, включая частоту ядра, активацию строк, предварительный заряд и операции обновления, хотя дополнительный PHY, как ожидается, внесёт некоторую задержку. Например, ядро DRAM работает только на четверти частоты внешнего интерфейса, что составляет 2 ГГц в SPHBM4 со скоростным классом 32 GT/s. Основное изменение заключается в новом базовом чипе, который реализует PHY, подобный высокоскоростному SerDes, отображая каждый 16-битный внешний канал на четыре традиционных 64-битных канала HBM4. Следовательно, SPHBM4 вводит выравнивание, обучение каналов, требования к BER и другие характеристики высокоскоростных сигналов, которые не нужны в более медленном, широком параллельном интерфейсе HBM4. Для поддержки скоростей передачи до 46,0 GT/s на контакт каждая четырёхканальная группа использует общий интерфейс команд/адресов, защищённый прямой коррекцией ошибок (FEC), в то время как передача данных зависит от выделенных дифференциальных тактовых сигналов записи (WCK) и чтения (RCK), а также сигналов ECC и сообщения об ошибках.
Что касается ёмкости, SPHBM4 может использовать стеки, содержащие 4, 8, 12 или 16 микросхем DRAM с плотностью 24 Гбит или 32 Гбит, поэтому максимальная стандартизированная конфигурация SPHBM4 представляет собой стек памяти объёмом 64 ГБ, построенный из 16 микросхем DRAM по 32 Гбит, что соответствует максимальной ёмкости, поддерживаемой HBM4E.
Стандарт поддерживает шаг выводов более 90 мкм и длину каналов до 20 мм, две характеристики, которые позволяют отказаться от дорогих интерпозеров и использовать более дешёвые органические подложки для разводки. Однако отказ от интерпозеров и CoWoS (или аналогичной) упаковки не делает SPHBM4 автоматически дешёвой. SPHBM4 всё ещё требует значительного количества микросхем DRAM HBM4, 2,5D-упаковки, сложного базового чипа (возможно, более дорогого, чем используемый в традиционной HBM4), а также передовой сборки с кремниевыми сквозными отверстиями. Кроме того, узкий интерфейс SPHBM4 потребляет значительно меньше периметра чипа и площади кремния внутри процессора, что делает его более привлекательным для компаний, стремящихся разместить больше вычислительной мощности и/или больше стеков памяти вокруг процессора.
С точки зрения максимальной производительности, HBM4 передаёт данные со скоростью 8 GT/s (хотя большинство контроллеров и чипов поддерживают более высокие скорости), поэтому один стек HBM4 обеспечивает пропускную способность 2 ТБ/с. HBM4E увеличивает скорость передачи данных до 12–12,8 GT/s, повышая пиковую пропускную способность каждого стека до 3–3,3 ТБ/с. Для сравнения, SPHBM4 с интерфейсом 46 GT/s может достичь 2,944 ТБ/с, но не стоит ожидать, что начальные версии SPHBM4 будут работать на максимальной скорости. Таким образом, в обозримом будущем HBM4, HBM4E и C-HBM4E, скорее всего, сохранят своё лидерство по пропускной способности над SPHBM4.
Задержка HBM4 всё ещё может быть лучше, чем у SPHBM4. HBM4 по сути подключается к основному процессору почти напрямую через очень простой интерфейс. Напротив, SPHBM4 вставляет более сложный PHY, выполняющий сериализацию/десериализацию, обучение каналов, обработку FEC и другие операции, которые могут добавить несколько наносекунд задержки. Для некоторых приложений это может не быть большой проблемой, но задачи логического вывода очень выигрывают от низкой задержки. Что касается энергопотребления и напряжения, HBM4 и SPHBM4 используют одно и то же напряжение ядра DRAM, поскольку SPHBM4 повторно использует стандартные стеки DRAM HBM4. Однако ввод-вывод различается: HBM4 оставляет напряжение интерфейса на усмотрение производителя памяти и допускает реализацию при 0,7 В, 0,75 В, 0,8 В или 0,9 В в зависимости от желаемого баланса между мощностью, скоростью и целостностью сигнала. Напротив, стандарт SPHBM4 стандартизирует внешний ввод-вывод на уровне 0,75 В. Кроме того, HBM4 передаёт данные через очень широкий интерфейс, содержащий множество медленных параллельных линий, которые, как правило, очень энергоэффективны. Напротив, SPHBM4 передаёт то же количество данных по четверти проводов, работающих примерно в четыре раза быстрее. Высокоскоростная передача данных, как правило, менее энергоэффективна, чем «медленная» передача по широкому интерфейсу. Учитывая, что довольно сложный PHY SPHBM4 преобразует широкий интерфейс в узкий, это, скорее всего, энергоёмкий процесс. Тем не менее, четырёхкратное уменьшение количества драйверов и приёмников может реально снизить энергопотребление SPHBM4.
SPHBM4 по сути преобразует производственные проблемы, связанные с использованием кремниевых интерпозеров, в инженерные задачи по разработке чрезвычайно сложного базового чипа/PHY. Разработка и производство такого базового чипа не должны быть проблемой для контрактных производителей. Однако ещё предстоит выяснить, смогут ли производители DRAM спроектировать и производить SPHBM4 с хорошей энергоэффективностью. В конце концов, Micron и SK hynix сотрудничают с TSMC в производстве базовых чипов C-HBM4E и HBM4E, в то время как подразделение памяти Samsung использует базовые чипы, произведённые Samsung Foundry.
Интересным аспектом SPHBM4 является то, смогут ли китайские разработчики AI-ускорителей извлечь выгоду из этой технологии. Теоретически, такие китайские разработчики, как Biren, Huawei, Moore Threads и другие, которые находятся в чёрном списке и не могут использовать услуги TSMC по производству чипов или упаковке, могут стать одними из крупнейших бенефициаров SPHBM4, возможно, даже превзойдя американские компании. Во-первых, меньший периметр интерфейса на краю чипа (shoreline) напрямую выгоден для чипов, изготовленных по отстающим техпроцессам, поскольку позволяет упаковать больше вычислительной мощности без ущерба для пропускной способности или объёма памяти. Во-вторых, китайские контрактные сборщики и тестировщики (OSAT) в настоящее время не предлагают технологии, подобные CoWoS, поэтому отказ от интерпозера и использование передовых органических подложек является преимуществом. Однако SPHBM4 всё ещё требует стеков DRAM HBM4, которые в настоящее время могут производить только Samsung, SK hynix и Micron, в то время как китайская CXMT может производить только HBM2E. Кроме того, построить PHY на 46 GT/s очень сложно и может быть проблематично для китайских разработчиков ИС. Тем не менее, сборка корпуса SPHBM4 на органической подложке, пожалуй, больше соответствует существующей производственной базе Китая, и если местные производители DRAM в конечном итоге разработают конкурентоспособную память уровня HBM4, SPHBM4 может значительно сократить оставшийся инфраструктурный разрыв в стране.
SPHBM4 от JEDEC выглядит многообещающим стандартом, который благодаря более низкой стоимости интеграции может охватить более широкий спектр применений, чем сама HBM4. Тем не менее, HBM4, HBM4E и C-HBM4E сохранят лидерство по производительности, что сделает их предпочтительным выбором для флагманских AI-ускорителей в ближайшие годы.
