Репортаж от Wedoany，1 июля Бельгийский центр микроэлектроники (imec) официально опубликовал дорожную карту технологии полупроводникового производства на 2026 год. Этот план, разработанный при участии таких мировых лидеров, как TSMC, Intel, NVIDIA, AMD, Samsung и ASML, определяет направление технологической эволюции производства чипов на ближайшие десять с лишним лет.
Согласно дорожной карте, к 2038 году ожидается достижение техпроцесса уровня 0,3 нм (A3), а вертикальная архитектура комплементарных полевых транзисторов (CFET) станет ключевым решением для преодоления физических пределов и продолжения действия закона Мура.
Традиционное масштабирование приближается к пределу, CPP останавливается на узле A10
В настоящее время полупроводниковая промышленность вступила в эру массового производства техпроцесса 2 нм, при этом шаг контактов затвора транзистора (CPP) составляет около 48 нм. Согласно планам imec, техпроцесс уровня A14 ожидается к 2028 году, когда CPP уменьшится до 45 нм, высота стандартной ячейки снизится примерно до 115 нм, и на этом этапе будет внедрено оборудование для экстремальной ультрафиолетовой литографии с высокой числовой апертурой (High-NA EUV).
Однако настоящий переломный момент наступит с появлением узла A10 (1 нм) в 2030–2031 годах. После этого CPP надолго остановится на отметке 42 нм и не будет уменьшаться дальше. Это означает, что традиционный путь повышения плотности чипов за счет простого поперечного уменьшения размеров транзисторов достигнет своего физического предела примерно к 2030 году.
Джулиан Райкерт, вице-президент imec по исследованиям и разработкам, отметил: «При переходе к этапу A7, то есть к седьмому поколению ангстремного уровня (четвертое поколение нанопластин), мы обнаружили, что традиционная технология нанопластинчатых устройств сталкивается со все большим количеством проблем в масштабировании размеров».
Вертикальное наслоение CFET: добавление третьего измерения для масштабирования транзисторов
Поскольку поперечное масштабирование подошло к концу, предложенное imec решение заключается в переходе от двух измерений к трем.
Ключевой поворотный момент в дорожной карте ожидается в 2033 году, когда техпроцесс уровня A7 (около 0,7 нм) перейдет на архитектуру CFET. В отличие от современных FinFET и GAA-транзисторов, где n-тип и p-тип размещаются рядом, CFET наслаивает их вертикально, добавляя третье измерение для масштабирования транзисторов и позволяя более эффективно использовать пространство.
Дорожная карта imec показывает, что хотя CPP для A7 по-прежнему составляет 42 нм, благодаря технологии CFET высота стандартной ячейки может быть снижена с 98 нм для A10 примерно до 80 нм. После этого A5 (2035–2036 гг.) будет использовать четырехканальную библиотеку для дальнейшего снижения высоты ячейки примерно до 64 нм; к поколению A3 в 2038 году CPP уменьшится до 39 нм, а высота ячейки достигнет 50 нм.
Для достижения целей узла A3 imec считает, что может потребоваться использование технологий литографии со сверхвысокой числовой апертурой, таких как Hyper-NA EUV.
TSMC уже начала подготовку, начинается конкуренция в области CFET
Будучи одним из соавторов дорожной карты imec, TSMC уже развернула работы по технологии CFET. Сообщается, что TSMC демонстрировала на своем технологическом форуме кольцевой генератор CFET, состоящий примерно из 1000 транзисторов, опередив отрасль.
В настоящее время самым передовым техпроцессом TSMC является 2 нм, использующий технологию нанопластинчатых транзисторов первого поколения. Последующий техпроцесс A14 ожидается в 2028 году, который по сравнению с N2 обеспечит повышение скорости на 15% при той же потребляемой мощности или снижение потребляемой мощности на 30% при той же скорости. Техпроцессы A13 и A12 со встроенными супер-энергоканалами запланированы к запуску в производство в 2029 году.
От «размера транзистора» к «площади стандартной ячейки»
Наиболее глубокое значение данной дорожной карты imec заключается в переопределении закона Мура. В будущем повышение плотности чипов будет измеряться не размером отдельного транзистора, а степенью уменьшения площади стандартной ячейки (высота ячейки × CPP).
От 6-трековой ячейки N2 до 3-трековой ячейки A3 высота стандартной ячейки снизилась примерно со 132 нм до примерно 50 нм, то есть почти в три раза. Это означает, что даже при остановке масштабирования CPP разработчики все равно смогут повысить плотность транзисторов за счет уменьшения высоты ячейки.
Электропитание и отвод тепла становятся новыми узкими местами
Учитывая тенденцию, когда рабочие нагрузки ИИ становятся основным драйвером спроса на полупроводники, imec выдвигает концепцию гетерогенной крупномасштабной интеграции (HLSI), полагая, что будущие системы будут тесно сочетать логические чипы, память, электропитание, оптический ввод-вывод и передовую 3D/2.5D упаковку. Для этого imec создала фреймворк кросс-технологической кооптимизации (XTCO), пытаясь разрушить технологические барьеры и провести всестороннюю оптимизацию на системном уровне.
Райкерт отмечает, что после того, как вертикальная интеграция транзисторов и многокристальная упаковка станут нормой, проектирование электропитания и отвод тепла станут самыми серьезными технологическими узкими местами в будущем. Такие новые технологии, как сети обратного питания (BSPDN) и встроенные в корпус интегральные регуляторы напряжения (IVR), должны быть совместно оптимизированы на системном уровне, чтобы обеспечить постоянное повышение вычислительной плотности и энергоэффективности чипов без увеличения затрат на энергопотребление.
Резюме:
Эта дорожная карта imec ясно показывает, что, хотя традиционный закон Мура, основанный на «уменьшении транзисторов», сталкивается с серьезными проблемами, благодаря одновременному применению сокращения площади стандартных ячеек, вертикальной интеграции CFET и системной кооптимизации, логическая плотность полупроводников будет сохранять устойчивый импульс роста в ближайшие десять с лишним лет. А от нанопластин 2 нм до CFET 0,3 нм полупроводниковая промышленность переживает всеобъемлющую трансформацию, охватывающую материалы, оборудование и архитектуру.
