Репортаж от Wedoany，Глобальный центр полупроводниковых исследований Imec опубликовал новейшую дорожную карту технологических процессов, прогнозируя, что к 2038 году будут созданы транзисторы с 3-ангстремным (0,3 нм) уровнем. Дорожная карта также показывает, что масштабирование контактного шага поликремния (CPP) остановится на поколении A10 в 2030 году, что знаменует собой фундаментальные изменения в полупроводниковой отрасли. Эта дорожная карта является важным ориентиром для таких отраслевых гигантов, как TSMC, Intel, Nvidia, AMD, Samsung и ASML.
По данным Imec, отрасль в настоящее время находится в эпохе 2-нм уровня (N2), где CPP составляет около 48 нм, а высота ячейки — около 132 нм. Джульен Рикарт, вице-президент по исследованиям и разработкам Imec, заявил, что эра нанолистов приведет отрасль вглубь ангстремных узлов. Imec прогнозирует, что поколение A14 появится в 2028 году, с уменьшением CPP до 45 нм и высотой ячейки до 115 нм. Ожидается, что TSMC начнет массовое производство с использованием A14 в конце 2028 года. Примерно в 2030–2031 годах ожидается появление технологии уровня A10 или 1 нм с CPP 42 нм и высотой ячейки 98 нм. Imec считает, что транзисторы с круговым затвором (gate-all-around, GAA) останутся основой. Imec согласен с TSMC в том, что питание с обратной стороны (BSPDN) не станет обязательным требованием для всех приложений в ближайшее время, поскольку многие приложения от него не выиграют. Imec также ожидает, что инструменты литографии с высокой числовой апертурой в экстремальном ультрафиолете (High-NA EUV) начнут использоваться с поколения A14, что соответствует планам Intel.
Дорожная карта Imec становится особенно примечательной на поколении A7, которое, как ожидается, появится в 2033 году. В этом поколении CPP остается на уровне 42 нм, но высота ячейки значительно снижается до примерно 80 нм благодаря архитектуре с 4,5 треками. A7 становится отправной точкой для комплементарных полевых транзисторов (Complementary FET, CFET) как серьезного кандидата для массового производства. CFET вертикально укладывает n-тип и p-тип транзисторов, добавляя третье измерение в масштабирование транзисторов. Рикарт объяснил, что в поколении A7 традиционное масштабирование технологии нанолистов сталкивается с растущими трудностями, и CFET становится решением для следующей эры транзисторов.
За пределами A7 дорожная карта опирается на эволюцию CFET. Ожидается, что поколение A5, которое появится в 2035–2036 годах, сохранит CPP на уровне 42 нм, но снизит высоту ячейки до примерно 64 нм. К 2038 году дорожная карта достигает A3 с CPP 39 нм и высотой ячейки 50 нм. На этом этапе Imec предполагает последовательную реализацию CFET и, в конечном итоге, структуры CFET с соединением для использования вертикальной интеграции. Для достижения CPP 39 нм и высоты ячейки 50 нм производителям чипов, возможно, потребуется использовать сканеры литографии со сверхвысокой числовой апертурой в экстремальном ультрафиолете (Hyper-NA EUV).
Дорожная карта Imec переопределяет значение закона Мура. В прошлом закон Мура означал, что транзисторы становятся все меньше, а количество транзисторов на единицу площади чипа удваивается каждые 18–24 месяца. Imec показывает, что CPP застаивается на уровне 42 нм от A10 до A5, что практически признает исчерпание классического масштабирования транзисторов. Будущие преимущества в плотности должны быть получены за счет вертикальной интеграции. Благодаря различным архитектурам транзисторов, 3D-интеграции или питанию с обратной стороны разработчики чипов могут интегрировать больше логических вентилей в определенную область. Отрасль, возможно, больше не будет сосредотачиваться на шаге затвора или количестве нанометров в отдельном транзисторе, а будет обращать внимание на размер стандартной ячейки. Переход от 6-трековой ячейки N2 к 3-трековой ячейке A3 иллюстрирует, как будущие преимущества в плотности будут зависеть от уменьшения высоты стандартной ячейки.
Учитывая все изменения, произошедшие в отрасли, Imec считает, что мы вступаем в новую эру, называемую гетерогенной крупномасштабной интеграцией (Heterogeneous Large-Scale Integration, HLSI). Эта концепция отражает переход от традиционного масштабирования сверхбольшой интеграции (VLSI) к модели, объединяющей множество технологий в одной вычислительной платформе. Будущие системы будут полагаться на гетерогенную интеграцию логики, памяти, цепей питания и оптического ввода-вывода с использованием передовых технологий 3D и 3D+2.5D упаковки. Imec ожидает, что рабочие нагрузки искусственного интеллекта станут основным драйвером спроса на полупроводники. Для оптимизации будущих платформ Imec создал фреймворк кросс-технологической кооптимизации (Cross-Technology Co-Optimization, XTCO), объединяющий развитие логики, памяти, межсоединений, питания, охлаждения и упаковки.
По мере того как отдельные чипы становятся все более плотными и энергоемкими, ожидается, что питание станет ключевым узким местом. Все ведущие производители чипов — Intel, Samsung и TSMC — внедряют или собираются внедрять технологию питания с обратной стороны и интегрированные стабилизаторы напряжения (IVR) для снижения потерь и повышения эффективности. Imec прогнозирует, что будущие AI-ускорители и процессоры будут полагаться на комбинацию BSPDN, IVR, встроенных конденсаторов и передовых силовых полупроводников. Ожидается, что больше ступеней преобразования мощности переместятся со стоек и материнских плат непосредственно в корпус. Проблемы отвода тепла становятся все более важными, и ожидается, что плотность тепловой мощности будет линейно увеличиваться с количеством транзисторов. Рикарт подчеркнул, что в конечном итоге необходимо снизить энергопотребление при передаче данных, повысить тепловую расчетную мощность (TDP) для улучшения терморегулирования и увеличить вычислительную плотность. Дорожная карта полупроводников Imec прогнозирует логические технологические процессы до поколения A3 примерно к 2038 году и обосновывает, что, несмотря на замедление традиционного масштабирования транзисторов, закон Мура может быть продолжен. Согласно дорожной карте, традиционные транзисторы с круговым затвором на основе нанолистов останутся жизнеспособными до поколения A10, в то время как архитектура CFET станет кандидатом для массового производства примерно в 2033 году на поколении A7. Ожидается, что будущие преимущества в плотности транзисторов будут получены за счет вертикальной интеграции, уменьшения площади стандартной ячейки и, в конечном итоге, последовательных и соединительных структур CFET, а не за счет агрессивного уменьшения размеров транзисторов.
